2017-03-09 16:16:01

使用多個時鍾時,如何改善係統性能?

在使用同一時鍾源產生多個時鍾時,一個常見的問題是噪聲,通常表現為存在於噪底之上的雜散,這是因為單一時鍾源被倍頻或分頻為多個時鍾。偏移各時鍾的相鄰沿可以降低噪聲雜散,或者完全消除雜散,這具體取決於係統的時序裕量。這一現象是一個時間變量係統,其中時鍾信號的破壞與時域中的幹擾位置相關。幹擾位置是固定的,因此時鍾的破壞程度與幹擾的幅度成比例,就像在線性係統中一樣。

來,送個例子,以時鍾發生器AD9516的兩路輸出為例加以說明吧~

一路100MHz輸出連接到一個ADC,另一路2 5 M H z 輸出(1/4&TImes;fSAMPLE)為一個FPGA提供時鍾信號。兩路輸出時鍾的上升沿和下降沿幾乎是同時的,其結果是發生耦合效應,因為兩個快速運動的高帶寬時鍾沿每隔10ns出現一次,而不是所需要的一個時鍾沿。在此躍遷期間,內部或外部的噪聲必須很低,因為抖動或噪聲存在於時鍾的躍遷區時會破壞ADC的時序。提高壓擺率以加快時鍾沿(閾值區相應變小)不可避免地會縮短噪聲在閾值期間存在的時間,從而有效降低引入係統的均方根抖動量。在時鍾的穩態期間(高電平和低電平),時鍾噪聲不起作用。因此,隻需延遲25MHz或100MHz時鍾便能展開二者的時間,移動幹擾的位置。換言之,應將一個時鍾的躍遷沿安排在另一個時鍾的穩態期間出現。

本質上,這裏涉及到一條走線與另一條相鄰走線由於串擾而引起的抖動(噪聲)。如果一條走線攜帶一個信號,而相鄰的並行走線攜帶一個變化電流,則信號走線中將產生一個電壓;如果它是時鍾信號,則時鍾沿出現的時間將被調製。如果這些時鍾沿出現在幾乎同一時間,就會發生問題。

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